Đo trở kháng PDN bằng đầu dò 2 cổng là cách đánh giá đặc tính trở kháng của rail nguồn trên PCB với bốn điểm tiếp xúc. Với rail cần phân tích chủ yếu ở tần số thấp, điểm đo có thể đặt gần bộ điều áp điện áp (VR) thay vì ngay tại tải để giảm thay đổi trên bo mạch.
Trong phép đo VDD_3V3_S0, dữ liệu cho thấy cần xem đường trở kháng khi VR đang bật, đồng thời kiểm tra cộng hưởng song song và mục tiêu trở kháng theo toàn bộ dải tần quan tâm.
Tóm tắt: Đầu dò 2 cổng dùng bốn điểm tiếp xúc để hạ sàn nhiễu. Hiệu chuẩn OPEN, SHORT và tải 1 Ω là bước nền tảng cho phép đo tần số thấp. Đường đo khi VR bật quan trọng để xác nhận rail nguồn. Ở tần số cao, hiệu chuẩn cách ly giúp bù ghép nối giữa các cổng.
Đầu dò 2 cổng đo trở kháng PDN có ích gì?
Đầu dò 2 cổng cho phép đo nhanh trở kháng rail nguồn với yêu cầu chỉnh sửa tối thiểu trên thiết bị cần thử. Bốn điểm tiếp xúc thay cho hai điểm giúp hiệu chuẩn ảnh hưởng của điện trở tiếp xúc và giảm ảnh hưởng của hỗ cảm giữa các đầu kim, từ đó hạ sàn nhiễu.
Trong cấu hình được nêu, sàn nhiễu xấp xỉ 50 µΩ. Ở vùng trên 10 MHz, sàn nhiễu cao hơn chủ yếu do hỗ cảm giữa các đầu dò.
Rail VDD_3V3_S0 được đo ở đâu và vì sao?
VDD_3V3_S0 là rail 3,3 V, cấp 20,7 A cho tải, dùng bộ điều áp buck chế độ dòng một pha từ nguồn 12 V. Rail này được đo gần VR vì mối quan tâm chính là trở kháng tần số thấp, chẳng hạn cộng hưởng vòng điều khiển.
Về nguyên tắc, trở kháng tại vị trí tải là quan trọng nhất. Tuy nhiên, khi chỉ cần phân tích dải thấp, đo gần VR có thể thuận tiện hơn và cần ít thay đổi PCB hơ
Hiu chuẩn phép đo trở kháng tần số thấp được thực hiện thế nào?
Thiết lập được mô tả dùng Bode 100 với phương pháp phân tích trở kháng Shunt-Thru, phù hợp khi chỉ cần phân tích trở kháng tần số thấp. Quét được đặt đến 50 MHz, theo thang logarit với 201 điểm và mức nguồn không đổi 13 dBm.
| Hạng mục | Thiết lập hoặc thao tác |
|---|---|
| Kênh CH2 | Đặt common-mode choke; ATT 40 dB khi đo |
| Ngõ ra | Đặt bộ khuếch đại 12 dB |
| Băng thông thu | 30 Hz |
| CH1 | ATT 20 dB |
| Hiệu chuẩn | OPEN, SHORT và LOAD 1 Ω; CH2 ATT 10 dB ở bước OPEN |
Tải hiệu chuẩn 1 Ω trong ví dụ được tạo bởi mười điện trở 10 Ω mắc song song. Các điện trở tham chiếu trên bo mạch hiệu chuẩn được dùng để xác thực kết quả sau hiệu chuẩn.
Kết quả VDD_3V3_S0 nên được đánh giá theo tiêu chí nào?
Đường trở kháng khi VR bật là đường cần ưu tiên để xác nhận rail VDD_3V3_S0. Rail không được có cộng hưởng song song sắc với hệ số Q lớn hơn 1,4 và trở kháng cần thấp hơn mục tiêu ở mọi tần số
Mục tiêu của rail này xấp xỉ 8 mΩ tại 7 kHz, dựa trên độ lệch điện áp 5% và bước dòng 20,7 A trong 50 µs. Từ điểm này, mục tiêu được phép tăng theo cảm kháng với độ dốc 20 dB mỗi decade; dữ liệu đo trong trường hợp nêu ra thấp hơn mục tiêu.
Lưu ý: Loadline rất nông 100 µΩ về lý thuyết có thể xuất hiện ở tần số thấp. Giá trị biểu kiến 2 mΩ trong phép đo được quy cho điện trở giữa vị trí đầu dò và vị trí remote sense của rail.
Các rail VDD, AVDD và AVDDH khác nhau thế nào trong phép đo?
VDD là rail lõi dưới 1 V được đo gần VR chế độ dòng đa pha; các chân pogo phía mass tiếp xúc đồng bao quanh cuộn cảm, còn chân phía nguồn tiếp xúc đầu ra cuộn cảm. AVDD cũng là rail dưới 1 V dùng VR chế độ dòng đa pha và được đo gần đầu ra cuộn cảm.
AVDDH khác ở chỗ dùng buck chế độ điện áp một pha. Rail này không có khả năng triển khai loadline; vì vậy, trên đường trở kháng khi VR bật, trở kháng tiếp tục giảm về 0 Ω khi tần số giảm.
Thiết lập được mô tả dùng thiết bị đo đáp ứng tần số/trở kháng chuyên dụng như Keysight E5063A kết hợp phương pháp phân tích trở kháng Shunt-Thru
Vì sao đo ở tần số cao cần hiệu chuẩn cách ly?
Khi dùng VNA tần số cao, độ lệch của bốn chân pogo trong lúc hiệu chuẩn phải giống lúc đo thực tế. Cách thực hiện là nhấn hết hành trình cả bốn chân trong từng bước hiệu chuẩn và từng lần đo.
Mỗi cổng cần hiệu chuẩn Short-Open-Load riêng, sau đó thực hiện hiệu chuẩn cách ly với điện trở 50 Ω tại đầu các chân dò của từng cổng. Không nên bỏ qua bước cách ly vì bước này hiệu chỉnh ghép nối giữa hai cổng do hỗ cảm; sự không nhất quán của hỗ cảm từ hiệu chuẩn đến đo là nguồn sai số đáng kể ở tần số cao.
